（原标题：新一代CIS，迎来要道本领冲破！）

要是您但愿不错时时碰面，宽宥标星储藏哦~

起头：本色由半导体行业不雅察（ID：icbank） 编译自semiconductor，谢谢。

CEA-Leti 科学家在ECTC 2024上陈诉了三个联系项盘算推算一系列收效，这些收效是杀青新一代 CMOS 图像传感器 (CIS) 的要道设施，该传感器不错愚弄悉数图像数据来感知场景、了解情况并进行扰乱——这些功能需要在传感器中镶嵌 AI。

由于智能传感器在智妙手机、数码相机、汽车和医疗建造中具有高性能成像功能，因此对智能传感器的需求正在飞速增长。这种对通过镶嵌式东谈主工智能增强的图像质地和功能的需求，给制造商带来了在不加多建造尺寸的情况下耕种传感器性能的挑战。

论文 《三层集成中高密度 TSV 的后头减薄工艺开荒》的主要作家 Renan Bouis 暗意：“堆叠多个芯片来创建 3D 架构，举例三层成像器，也曾导致传感器假想的范式蜕变。”

“不同层之间的通讯需要先进的互连本领，而搀杂键合本领不错振作这一条目，因为它的间距极端细，在微米以至亚微米领域内，”他说。“高密度硅通孔 (HD TSV) 具有访佛的密度，不错通过中间层进行信号传输。这两种本领都有助于裁汰导线长度，这是耕种 3D 堆叠架构性能的要道成分。”

“无与伦比的精度和紧凑性”

这三个形态应用了该商讨所之前的商讨效劳，即使用这些本领模块堆叠三个 300 毫米硅晶片。CEA-Leti 形态司理兼 IRT Nanoelec 智能成像仪形态摆布 Eric Ollier 暗意：“这些论文先容了制造 3D 多层智能成像仪所必需的要道本领模块，这些模块粗略振作需要镶嵌式 AI 的新应用。”CEA-Leti 商讨所是 IRT Nanoelec 的主要互助伙伴。

“将搀杂键合与CMOS图像传感器中的高密度 TSV 相采集，不错促进各式组件（如图像传感器阵列、信号处理电路和存储元件）的集成，并具有无与伦比的精度和紧凑性，”论文“用于 高档 CMOS 图像传感器应用的高密度 TSV 的 3 层细间距 Cu-Cu 搀杂键合演示器”的主要作家 Stéphane Nicolas 说谈， 该论文被选为会议的重心论文之一。

该形态开荒了一种三层测试载体，具有两个镶嵌式 Cu-Cu 搀杂键合接口，靠近面（F2F）和靠近面（F2B），何况一个晶圆包含高密度 TSV。

Ollier 暗意，测试车辆是一个进击的里程碑，因为它不仅展示了每项本领模块的可行性，还展示了集成经过的可行性。“该形态为展示功能都全的三层智能 CMOS 图像传感器奠定了基础，边际 AI 粗略责罚高性能语义分割和物体检测应用，”他说。

在 ECTC 2023 上，CEA-Leti 科学家陈诉了一种双层测试载体，该载体采集了 10 微米高、1 微米直径的 HD TSV 和高度受控的搀杂键合本领，两者均罗致 F2B 设立拼装。最近的商讨随后将 HD TSV 裁汰至 6 微米高，从而开荒出一种双层测试载体，该载体具有低色散电气性能并可简化制造。

“电阻指责 40％”

“通过优化减薄工艺，咱们粗略以精粹的均匀性指责基板厚度，比拟 1×10 微米 HD TSV，咱们的 1×6 微米铜 HD TSV 具有更高的电阻和长途性能，”论文“用于三层 CMOS 图像传感器的低电阻和高长途 HD TSV”的主要作家 Stéphan Borel 说谈。

“高度的指责使电阻指责了 40%，与长度的减少成正比。同期指责纵横比加多了长途衬垫的台阶遮掩率，从而耕种了耐压性能，”他补充谈。

Ollier 阐明谈：“凭借这些效劳，CEA-Leti 现已明确成为这一勤恳于开荒下一代智能成像仪的新限制的世界指挥者。这些在传感器自己中杀青边际 AI 的新式 3D 多层智能成像仪将真确成为成像限制的冲破，因为边际 AI 将耕种成像仪性能并杀青好多新应用。”

https://www.semiconductor-digest.com/cea-leti-reports-three-layer-integration-breakthrough-on-the-path-for-offering-ai-embedded-cmos-image-sensor/

点这里加暖和，锁定更多原创本色

*免责声明：本文由作家原创。著述本色系作家个东谈主不雅点，半导体行业不雅察转载仅为了传达一种不同的不雅点，不代表半导体行业不雅察对该不雅点赞同或赞助，要是有任何异议，宽宥猜想半导体行业不雅察。

今天是《半导体行业不雅察》为您共享的第3783期本色，宽宥暖和。

『半导体第一垂直媒体』

及时 专科 原创 深度

公众号ID：icbank

可爱咱们的本色就点“在看”共享给小伙伴哦kaiyun开云官方网站