（原标题：台积电3D封装kaiyun开云官方网站，向3μm迈进！）

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台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装时刻将快速发展。在该公司最近的时刻斟酌会上，台积电玄虚了一份道路图，到 2027 年，该时刻将从目下的 9μm 凸块间距一齐松开到 3μm 间距，将 A16 和 N2 芯片组合堆叠在沿途。

台积电领有多项先进封装时刻，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最道理（亦然最复杂）的要道是他们的 3D 堆叠集成芯片系统 (SoIC) 时刻，这是台积电对搀杂晶圆键合的达成。搀杂键合允许将两个先进的逻辑器件班师堆叠在沿途，从而达成两个芯片之间的超密集（和超短）连气儿，主要针对高性能部件。目下，SoIC-X（无凸块）用于特定应用，举例 AMD 的 CPU 3D V 缓存时刻，以及他们的 Instinct MI300 系列 AI 产物。天然选拔率正在增长，但刻下这一代时刻受到芯片尺寸和互连间距的收尾。

但若是一切按照台积电的运筹帷幄进行，这些收尾瞻望很快就会湮灭。SoIC-X 时刻将快速发展，到 2027 年，将有可能拼装一个芯片，将台积电顶端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）分娩的底部芯片配对。这些芯片将挨次使用 3μm 键合间距硅通孔 (TSV) 连气儿，密度是现在 9μm 间距的三倍。如斯小的互连将允许总体上更大的连气儿数目，从而大大进步拼装芯片的带宽密度（从而进步性能）。

校正的搀杂键合时刻旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）省略为条目无情的应用构建大型、超密集的见解式措置器策动，在这些应用中，芯片之间的距离至关报复，所用的总面积也很报复。同期，关于只防备性能的应用，不错将多个 SoIC-X 封装放弃在 CoWoS 中介层上，以更低功耗获取更高的性能。

除了针对需要极高性能的建立斥地无凸块 SoIC-X 封装时刻外，台积电还将在不久的畴昔推出凸块 SoIC-P 封装工艺。SoIC-P 专为更低廉的低性能应用而策动，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连气儿带来的非常性能和复杂性。这种封装时刻将使更无为的公司省略专揽 SoIC，天然台积电不可代表其客户的运筹帷幄，但更低廉的时刻版块可能会使其适用于更防备本钱的消耗者应用。

证明台积电目下的运筹帷幄，到 2025 年，该公司将提供正濒临后面 (F2B) 凸块 SoIC-P 时刻，该时刻省略将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (μbump) 进行连气儿。2027 年，台积电将推出正濒临后面 (F2F) 凸块 SoIC-P 时刻，该时刻省略将 N2 顶部芯片放弃在间距为 16μm 的 N3 底部芯片上。

为了让 SoIC 在芯片斥地商中更受接待、更容易获取，还有好多责任要作念，包括赓续校正其芯片到芯片接口。但台积电似乎对行业选拔 SoIC 异常乐不雅，瞻望到 2026 年至 2027 年将发布约 30 种 SoIC 策动。

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

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